Fehler bei Signal Synthese

Hallo,

ich hab ein stück VHDL Code angehängt, das bei der Synthese immer
folgende Fehlermeldung verursacht (WebPack ISE):

ERROR:Xst:827 - c:/dcf_decoder/DCF_Decoder.vhd line 21: Signal counter
cannot be synthesized, bad synchronous description.
-->

was mache ich denn da falsch ?

DCF_Decoder.vhd (1 kByte)
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Re: Fehler bei Signal Synthese

Hallo ChristofR,

das Problem beginnt ab der Zeile
elsif counter >= 130 then

Da sich das elsif auf die clk-Flanke bezieht, kommt es zu dem Fehler.
Die Abfrage von counter darf nur an Flanken erfolgen, ansonsten mußt du das außerhalb des Prozesses asynchron verarbeiten. Ich versuche noch hinter die Funktion zu kommen und kann vielleicht noch einen Lösungsvorschlag bringen.

Sven

Re: Fehler bei Signal Synthese

Hallo nochmal,

habe jetzt versucht zu verstehen, was die Schaltung machen soll und veränderte ein paar Sachen. Es ergibt sich eine Funktion, bei der ich mir aber nicht sicher bin, ob das so sein soll, weil die beiden Ausgänge min_clk und bit_clk HIGH werden, sobald der lokale Takt anliegt.
Schau es dir an und schreibe mir mal, ob du es so gebrauchen kannst.

Sven

DCF_Decoder.vhd (1 kByte)
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Re: Fehler bei Signal Synthese

Hallo witteks,

danke für den Tipp mit der Flanke

schau mal unter:

https://www.i-tip.de/projectDCF/dcfDoku.html

genau das möchte ich in VHDL anstatt wie dort in Verilog machen.

Mein Code soll das Flussdiagramm das man dort findet beschreiben, vielleicht kannst du mir dabei ein bischen unter die arme greifen

wär cool

Christof

Re: Fehler bei Signal Synthese

Hallo Christof,

habe mich jetzt mal einen Augenblick mit der Seite beschäftigt und versucht das ganze umzusetzen. Ich habe mich nicht so an das Flußdiagramm gehalten, hoffe aber, dass es trotzdem verständlich ist. Dazu habe ich auch eine MiniTestbench geschrieben.

Hast du denn schon den Decoder für das Auswerten des data_bit mit Hilfe von min_clk und bit_clk?

Gruß, Sven

DCF_Decoder.vhd (2 kByte)
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TB_DCF_Decoder.vhd (2 kByte)
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Re: Fehler bei Signal Synthese

Hi wittekes,

das VHDL Modell für den DCF Empfänger ist jetzt bald fertig. hast du noch interesse daran ?

gibts eigentlich einen CPLD mit so Größenordnung 160 Makrozellen zum noch von "Hand" löten ?

Re: Fehler bei Signal Synthese

Hallo Christof,

habe gerade nicht so viel Zeit gehabt.

Ich bin aber noch interessiert an der Weiterentwicklung. Hast du die Auswertung der Daten schon abgeschlossen?

Ich habe noch nicht so viele Erfahrungen mit CPLDs gemacht, wobei ich allerdings schon einen PC84-Sockel für einen FPGA per Hand aufgelötet habe. Der Pinabstand war kein Problem.

Was für Packages gibt es denn für 160 Makrozellen?

Sven

xiaoou